Academic Journal
Анализ методики уменьшения утечки в 7Т и 8Т ячейках SRAM на основе транзисторов FinFET
| Title: | Анализ методики уменьшения утечки в 7Т и 8Т ячейках SRAM на основе транзисторов FinFET |
|---|---|
| Contributors: | Эта работа выполнена при поддержке Университета ITM (Гвалиор) совместно с Cadence System Design (Бангалор). |
| Source: | Izvestiya Vysshikh Uchebnykh Zavedenii. Radioelektronika; Том 57, № 9 (2014); 3-17 Известия высших учебных заведений. Радиоэлектроника; Том 57, № 9 (2014); 3-17 |
| Publisher Information: | Киевский политехнический институт им. Игоря Сикорского, 2014. |
| Publication Year: | 2014 |
| Subject Terms: | полевой транзистор с плавником, ток утечки, просачивающаяся мощность, статическое оперативное запоминающее устройство, ОЗУ, SRAM, саморегулирумый уровень напряжения, SVL, верхний SVL, нижний SVL, FinFET |
| Description: | Предложены семитранзисторные (7Т) и восьмитранзисторные (8Т) ячейки SRAM (статическое ОЗУ) на основе транзисторов FinFET (полевые транзисторы с плавником). Транзисторы FinFET способны обеспечить лучшую производительность за счет компромисса по мощности. Разработчики могут выбрать или режим работы транзистора с повышенной производительностью при приблизительно такой же потребляемой мощности, как у планарных устройств на КМОП-структурах, или режим работы, при котором будет получена приблизительно такая же производительность, но при меньшей потребляемой мощности. Цель данной работы состоит в уменьшении тока утечки и просачивающейся мощности ячеек SRAM на основе транзисторов FinFET, использующих технологии схем с саморегулируемым уровнем напряжения (SVL) и созданных по 45-нм технологии. Схема SVL позволяет подавать питание с максимальным уровнем напряжения постоянного тока, прикладываемого к активной нагрузке, или позволяет понизить подаваемое напряжение постоянного тока на нагрузку в режиме хранения. Схема SVL может уменьшить просачивающуюся мощность в режиме хранения для ячейки SRAM с минимальными проблемами в отношении площади кристалла и быстродействия. Большие токи утечки в субмикронных режимах являются основными факторами, определяющими суммарную мощность рассеяния КМОП-схем с объемным каналом, поскольку снижается пороговое напряжение Vth, сокращаются длина канала L и толщина оксидного слоя затвора tокс. Ток утечки в ячейке SRAM возрастает в связи с уменьшением длины канала МОП-транзистора. Для уменьшения этого тока используются два метода: первый метод предполагает уменьшение напряжения питания, другой использует увеличение нулевого потенциала. Предлагаемые 7Т и 8Т ячейки SRAM на основе транзисторов FinFET спроектированы с помощью программы Cadence Virtuoso Tool, а результаты моделирования получены с помощью моделирующей системы Cadence SPECTRE для технологии 45 нм. |
| Document Type: | Article |
| File Description: | application/pdf |
| Language: | Russian |
| ISSN: | 0021-3470 2307-6011 |
| Access URL: | http://radio.kpi.ua/article/view/S0021347014090015 |
| Rights: | URL: http://radio.kpi.ua/about/subscriptionsLicence |
| Accession Number: | edsair.scientific.p..d7c43f35ca042abfd27e72c0ff1e7e9a |
| Database: | OpenAIRE |
| ISSN: | 00213470 23076011 |
|---|