Academic Journal
Обучение студентов архитектуре вычислительных систем с использованием языка Verilog
| Τίτλος: | Обучение студентов архитектуре вычислительных систем с использованием языка Verilog |
|---|---|
| Πηγή: | Педагогическое образование в России. |
| Στοιχεία εκδότη: | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования «Уральский государственный педагогический университет», 2016. |
| Έτος έκδοσης: | 2016 |
| Θεματικοί όροι: | 4. Education, АРХИТЕКТУРА ВЫЧИСЛИТЕЛЬНЫХ СИСТЕМ,ПРОЕКТИРОВАНИЕ ВЫЧИСЛИТЕЛЬНЫХ СИСТЕМ,ВЫЧИСЛИТЕЛЬНЫЕ УСТРОЙСТВА,ЯЗЫКИ ОПИСАНИЯ ОБОРУДОВАНИЯ,COMPUTER SYSTEMS ARCHITECTURE,COMPUTER SYSTEMS DESIGN,COMPUTATION DEVICES,HARDWARE DEFINITION LANGUAGES |
| Περιγραφή: | В данной статье описывается необходимость рассмотрения внутреннего устройства и принципов работы функциональных блоков процессорного ядра и основных периферийных устройств в процессе обучения архитектуре вычислительных систем с учетом требований образовательных стандартов и используемых в промышленности технологий. Рассмотрены возможность и перспективы использования языка описания оборудования Verilog в процессе обучения студентов архитектуре вычислительных систем. Перечислены основные особенности языка Verilog, имеющие значение для целей обучения. Рассмотрены основные особенности и возможности средств имитационного моделирования цифровых систем на основе HDL-языков. Рассмотрен пример задачи, решаемой студентами в процессе изучения архитектуры вычислительных систем с использованием средств языка Verilog и основанных на нем технологий. В качестве примера использована модель интерфейсного элемента для передачи данных по последовательному каналу связи. Приведен вариант решения задачи, включающий описание изучаемого компонента, технологии тестирования его логической модели с использованием пакета Icarus Verilog, а также варианты наглядного представления результатов тестирования логической модели интерфейса средствами программы GTKWave. Приведен примерный список вопросов и заданий для контроля уровня усвоения учебного материала. In this article the need for the study of the processor core and basic peripheral devices in the process of training students in the architecture of computer systems is defined, considering requirements of the education standards and technologies used in production. The possibilities and prospects for the use of the Verilog HDL in the process of students training in the architecture of computer are analyzed. Main features of the Verilog language, which are important for educational purposes, are listed. The main features and opportunities of HDL-based imitational modeling of digital systems are explored. An example a task for the students to solve during the study of computer systems architecture based on the Verilog HDL and related technologies is also described. As an example, a model of the serial line interface unit is used. A solution is provided, which include a description of the component, a testbench for its logic model testing using Icarus Verilog, as well as the test results presentation cases using GTKWave. A list of test questions and tasks to measure the mastery level of education materials is provided. |
| Τύπος εγγράφου: | Article |
| Περιγραφή αρχείου: | text/html |
| Γλώσσα: | Russian |
| ISSN: | 2079-8717 |
| Σύνδεσμος πρόσβασης: | http://cyberleninka.ru/article_covers/16915613.png http://cyberleninka.ru/article/n/obuchenie-studentov-arhitekture-vychislitelnyh-sistem-s-ispolzovaniem-yazyka-verilog |
| Αριθμός Καταχώρησης: | edsair.od......2806..a7b7a1f2ba2e42f78716ca291ccc1417 |
| Βάση Δεδομένων: | OpenAIRE |
| ISSN: | 20798717 |
|---|