Dissertation/ Thesis
Improving time predictability and code coverage of embedded GPUs for feal-time systems
| Τίτλος: | Improving time predictability and code coverage of embedded GPUs for feal-time systems |
|---|---|
| Συγγραφείς: | Barrera Herrera, Javier Enrique |
| Συνεισφορές: | University/Department: Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors |
| Thesis Advisors: | Cazorla Almeida, Francisco Javier, Kosmidis, Leonidas |
| Πηγή: | TDX (Tesis Doctorals en Xarxa) |
| Στοιχεία εκδότη: | Universitat Politècnica de Catalunya, 2026. |
| Έτος έκδοσης: | 2026 |
| Φυσική περιγραφή: | 108 p. |
| Θεματικοί όροι: | Real-Time, Time Predictability, Code Coverage, Graphics Processing Unit, Critical Embedded Systems, Hardware Event Monitor, Àrees temàtiques de la UPC::Informàtica, 004 - Informàtica |
| Περιγραφή: | (English) This dissertation addresses challenges that the adoption of GPUs in Critical Embedded Systems (CES) faces, namely, Time Predictability and Code Coverage. Different domains that deploy CES are constantly adding Artificial Intelligence (AI)-based features, such as autonomous driving, that demand high performance levels. Multi-Processors Sytem-on-Chip (MPSoCs) are widely used to provide said performance levels, as they are equipped with accelerators, among which, Graphics Processing Units (GPUs) are a common choice. However, CES must undergo a rigorous Verification and Validation (V&V) process, in which a certain level of Execution Time Determinism (ETD) must be guaranteed. The use of several tasks to increase the overall utilization introduces contention in shared resources, which induces time variability. To provide the ETD guarantees, the time variability must be either mitigated or tracked and controlled. Another challenge for the adoption of GPUs in CES, is that the V&V process demands evidence of the thoroughness of the testing phase, for which Code Coverage is used as a test quality indicator. However, Code Coverage, as traditionally understood for sequential CES does not cover all possible scenarios in which a GPU thread might execute. For low-criticality and mixed-criticality CES, we contend that we can allow tasks to share the Last Level Cache (LLC) if hardware support for contention tracking is provided. Providing a clear understanding on how tasks contend with each other enables CES developers to balance performance and time predictability. For high-criticality CES, it is a common practice to implement LLC partitioning as it allows tasks to access LLC without suffering from inter-kernel contention, however, tasks may experience a performance loss due to lack of resources. In this Thesis, we propose Demotion Counters, a novel technique that tightly tracks how much each task has been demoted towards eviction in the LLC, thus, effectively quantifying their impact in CES. Additionally, we also assess the use of NVIDIA’s Multi-Instance GPU (MIG) feature as means to improve ETD in high-criticality CES. Code Coverage is used as a test quality indicator to provide evidence of the thoroughness of the testing, as required by the V&V process. However, if applied as traditionally understood, it will ignore the threading dimension of GPUs. Threads have private regions of memory, as well as shared regions at different granularities. This means that errors that are innocuous to one thread are potentially harmful for another, hence, it does not cover all possible cases under which GPU threads might execute. In this Thesis, we propose the use of Per-Thread Statement Coverage (PTSC), which tracks the Code Coverage at thread granularity. In order to mitigate the overheads caused by PTSC, several variants that apply different orthogonal optimizations are also proposed. Finally, we also evaluate the potential benefits of using hardware support for PTSC, mitigating the memory consumption of PTSC, as well as the execution time impact at deployment. Summarizing, this Thesis advances the state of the art in the adoption of GPUs in CES. The proposal of hardware contention tracking support and assessment of NVIDIA’s MIG, as means to improve ETD, effectively tackles the Time Predictability challenge in shared LLC. The proposal of software PTSC allows providing CES designers with the whole picture of the execution in commercially available GPUs. The use of hardware support for PTSC mitigates the overheads of software PTSC in deployment, while the different compression techniques reduce the volume of information during testing phase without losing data. Therefore, this Thesis provides means to face the Time Predictability and Code Coverage challenges of GPUs in CES. |
| Description (Translated): | (Català) Aquesta Tesi aborda reptes existents en l'adopció de GPUs en sistemes encastat crítics (CES), concretament la predictibilitat temporal i la cobertura de codi. Els diferents camps que implementen CES afegeixen constantment funcions basades en intel·ligència artificial (IA), com la conducció autònoma, que exigeixen un alt rendiment. Els sistemes en xip multiprocessador (MPSoC) són utilitzats per a proveir aquest rendiment en estar equipats amb acceleradors, sent les unitats de processament gràfic (GPUs) una opció habitual. No obstant això, els CES han de superar un rigorós procés de verificació i validació (V&V), garantint un cert nivell de determinisme del temps d'execució (ETD). L'ús de diverses tasques per a augmentar la utilització general introdueix conflictes en els recursos compartits, la qual cosa introdueix variabilitat. Per a garantir ETD, la variabilitat del temps ha de mitigar-se o rastrejar-se i controlar-se. Un altre repte per a l'adopció de GPU en CES és que el procés de V&V exigeix proves de l'exhaustivitat de la fase de proves, per a això s'utilitza la cobertura de codi com a indicador de qualitat. No obstant això, la cobertura de codi, tal com s'entén tradicionalment per a CES seqüencials, no cobreix tots els escenaris possibles en els quals podria executar-se un fil de GPU. Per a CES de baixa criticitat i criticitat mixta, sostenim que les tasques poden compartir la cache d'últim nivell (LLC) si es proveeix de suport maquinari per al rastreig de conflictes. Entendre com les tasques competeixen entre si permet als desenvolupadors de CES equilibrar el rendiment i la predictibilitat. En el cas dels CES d'alta criticitat, és comú utilitzar particionament de LLC, permetent a les tasques accedir a LLC sense sofrir conflictes; no obstant això, les tasques poden sofrir una pèrdua de rendiment per falta de recursos. En aquesta Tesi proposem els comptadors de degradació, una tècnica que realitza un rastreig exhaustiu de quant s'ha degradat cada tasca fins a la seva expulsió de la LLC, quantificant el seu impacte en el CES. Finalment, avaluem l'ús de la funció Multi-Instance GPU (MIG) de NVIDIA com a mitjà per a millorar el ETD en CES d'alta criticitat. La cobertura de codi s'utilitza com a indicador de qualitat de les proves per a demostrar l'exhaustivitat requerida pel procés de V&V. No obstant això, el concepte tradicional ignora la dimensió de fils de les GPU. Els fils tenen regions privades de memòria, així com regions compartides a diferents nivells. Això implica que els errors que són innocus per a un fil són potencialment perjudicials per a un altre, per la qual cosa no cobreix tots els casos possibles en els quals poden executar-se els fils de la GPU. En aquesta tesi, proposem l'ús de la cobertura de sentències per fil (PTSC), que realitza un rastreig de la cobertura de codi a nivell de fil. Amb la finalitat de mitigar les sobrecàrregues causades per PTSC, també es proposen variants que apliquen diferents optimitzacions ortogonals. Finalment, avaluem els possibles beneficis d'utilitzar suport maquinari per a PTSC, mitigant el consum de memòria de PTSC, així com l'impacte en el temps d'execució en la fase de desplegament. En resum, aquesta tesi avança en l'estat de l'art en l'adopció de GPUs en CES. La proposta de suport maquinari per al rastreig de conflictes i l'avaluació de MIG de NVIDIA, com a mitjans per a millorar ETD, afronta de manera eficaç el desafiament de la predictibilitat en LLC compartida. La proposta de PTSC en programari proporciona als dissenyadors de CES una visió completa de l'execució per a GPUs disponibles en el mercat. L'ús de suport maquinari per a PTSC mitiga les sobrecàrregues de PTSC en la fase de desplegament, mentre que les diferents tècniques de compressió redueixen el volum de la informació durant la fase de prova sense pèrdua de dades. Per tant, aquesta tesi proporciona mitjans per a afrontar els reptes de la predictibilitat temporal i la cobertura de codi en GPUs en CES. (Español) Esta Tesis aborda retos existentes en la adopción de GPUs en sistemas embebidos críticos (CES), concretamente la predictibilidad temporal y la cobertura de código. Los distintos campos que implementan CES añaden constantemente funciones basadas en inteligencia artificial (IA), como la conducción autónoma, que exigen un alto rendimiento. Los sistemas en chip multiprocesador (MPSoC) son utilizados para proveer dicho rendimiento al estar equipados con aceleradores, siendo las unidades de procesamiento gráfico (GPUs) una opción habitual. Sin embargo, los CES deben superar un riguroso proceso de verificación y validación (V&V), garantizando un cierto nivel de determinismo del tiempo de ejecución (ETD). El uso de varias tareas para aumentar la utilización general introduce conflictos en los recursos compartidos, lo que introduce variabilidad. Para garantizar ETD, la variabilidad del tiempo debe mitigarse o rastrearse y controlarse. Otro reto para la adopción de GPU en CES es que el proceso de V&V exige pruebas de la exhaustividad de la fase de pruebas, para lo cual se utiliza la cobertura de código como indicador de calidad. Sin embargo, la cobertura de código, tal y como se entiende tradicionalmente para CES secuenciales, no cubre todos los escenarios posibles en los que podría ejecutarse un hilo de GPU. Para CES de baja criticidad y criticidad mixta, sostenemos que las tareas pueden compartir la caché de último nivel (LLC) si se provee de soporte hardware para el rastreo de conflictos. Entender cómo las tareas compiten entre sí permite a los desarrolladores de CES equilibrar el rendimiento y la predictibilidad. En el caso de los CES de alta criticidad, es común utilizar particionado de LLC, permitiendo a las tareas acceder a LLC sin sufrir conflictos; sin embargo, las tareas pueden sufrir una pérdida de rendimiento por falta de recursos. En esta Tesis proponemos los contadores de degradación, una técnica que realiza un rastreo exhaustivo de cuánto se ha degradado cada tarea hasta su expulsión de la LLC, cuantificando su impacto en el CES. Finalmente, evaluamos el uso de la función Multi-Instance GPU (MIG) de NVIDIA como medio para mejorar el ETD en CES de alta criticidad. La cobertura de código se utiliza como indicador de calidad de las pruebas para demostrar la exhaustividad requerida por el proceso de V&V. Sin embargo, el concepto tradicional ignora la dimensión de hilos de las GPU. Los hilos tienen regiones privadas de memoria, así como regiones compartidas a distintos niveles. Esto implica que los errores que son inocuos para un hilo son potencialmente perjudiciales para otro, por lo que no cubre todos los casos posibles en los que pueden ejecutarse los hilos de la GPU. En esta Tesis, proponemos el uso de la cobertura de sentencias por hilo (PTSC), que realiza un rastreo de la cobertura de código a nivel de hilo. Con el fin de mitigar las sobrecargas causadas por PTSC, también se proponen variantes que aplican distintas optimizaciones ortogonales. Por último, evaluamos los posibles beneficios de utilizar soporte hardware para PTSC, mitigando el consumo de memoria de PTSC, así como el impacto en el tiempo de ejecución en la fase de despliegue. En resumen, esta Tesis avanza en el estado del arte en la adopción de GPUs en CES. La propuesta de soporte hardware para el rastreo de conflictos y la evaluación de MIG de NVIDIA, como medios para mejorar ETD, afronta de manera eficaz el desafío de la predictibilidad en LLC compartida. La propuesta software de PTSC proporciona a los diseñadores de CES una visión completa de la ejecución para GPUs disponibles en el mercado. El uso de soporte hardware para PTSC mitiga las sobrecargas de PTSC en la fase de despliegue, mientras que las distintas técnicas de compresión reducen el volumen de la información durante la fase de prueba sin pérdida de datos. Por ende, esta Tesis proporciona medios para afrontar los retos de la predictibilidad temporal y la cobertura de código en GPUs en CES. DOCTORAT EN ARQUITECTURA DE COMPUTADORS (Pla 2012) |
| Τύπος εγγράφου: | Dissertation/Thesis |
| Περιγραφή αρχείου: | application/pdf |
| Γλώσσα: | English |
| DOI: | 10.5821/dissertation-2117-456465 |
| Σύνδεσμος πρόσβασης: | https://hdl.handle.net/10803/696855 https://dx.doi.org/10.5821/dissertation-2117-456465 |
| Rights: | L'accés als continguts d'aquesta tesi queda condicionat a l'acceptació de les condicions d'ús establertes per la següent llicència Creative Commons: http://creativecommons.org/licenses/by/4.0/ info:eu-repo/semantics/embargoedAccess |
| Αριθμός Καταχώρησης: | edstdx.10803.696855 |
| Βάση Δεδομένων: | TDX |
| FullText | Text: Availability: 0 CustomLinks: – Url: https://hdl.handle.net/10803/696855# Name: EDS - TDX (ns324271) Category: fullText Text: View record in TDX |
|---|---|
| Header | DbId: edstdx DbLabel: TDX An: edstdx.10803.696855 RelevancyScore: 1424 AccessLevel: 3 PubType: Dissertation/ Thesis PubTypeId: dissertation PreciseRelevancyScore: 1424.46911621094 |
| IllustrationInfo | |
| Items | – Name: Title Label: Title Group: Ti Data: Improving time predictability and code coverage of embedded GPUs for feal-time systems – Name: Author Label: Authors Group: Au Data: <searchLink fieldCode="AR" term="%22Barrera+Herrera%2C+Javier+Enrique%22">Barrera Herrera, Javier Enrique</searchLink> – Name: Author Label: Contributors Group: Au Data: University/Department: Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors – Name: Author Label: Thesis Advisors Group: Au Data: Cazorla Almeida, Francisco Javier<br />Kosmidis, Leonidas – Name: TitleSource Label: Source Group: Src Data: TDX (Tesis Doctorals en Xarxa) – Name: Publisher Label: Publisher Information Group: PubInfo Data: Universitat Politècnica de Catalunya, 2026. – Name: DatePubCY Label: Publication Year Group: Date Data: 2026 – Name: PhysDesc Label: Physical Description Group: PhysDesc Data: 108 p. – Name: Subject Label: Subject Terms Group: Su Data: <searchLink fieldCode="DE" term="%22Real-Time%22">Real-Time</searchLink><br /><searchLink fieldCode="DE" term="%22Time+Predictability%22">Time Predictability</searchLink><br /><searchLink fieldCode="DE" term="%22Code+Coverage%22">Code Coverage</searchLink><br /><searchLink fieldCode="DE" term="%22Graphics+Processing+Unit%22">Graphics Processing Unit</searchLink><br /><searchLink fieldCode="DE" term="%22Critical+Embedded+Systems%22">Critical Embedded Systems</searchLink><br /><searchLink fieldCode="DE" term="%22Hardware+Event+Monitor%22">Hardware Event Monitor</searchLink><br /><searchLink fieldCode="DE" term="%22Àrees+temàtiques+de+la+UPC%3A%3AInformàtica%22">Àrees temàtiques de la UPC::Informàtica</searchLink><br /><searchLink fieldCode="DE" term="%22004+-+Informàtica%22">004 - Informàtica</searchLink> – Name: Abstract Label: Description Group: Ab Data: (English) This dissertation addresses challenges that the adoption of GPUs in Critical Embedded Systems (CES) faces, namely, Time Predictability and Code Coverage. Different domains that deploy CES are constantly adding Artificial Intelligence (AI)-based features, such as autonomous driving, that demand high performance levels. Multi-Processors Sytem-on-Chip (MPSoCs) are widely used to provide said performance levels, as they are equipped with accelerators, among which, Graphics Processing Units (GPUs) are a common choice. However, CES must undergo a rigorous Verification and Validation (V&V) process, in which a certain level of Execution Time Determinism (ETD) must be guaranteed. The use of several tasks to increase the overall utilization introduces contention in shared resources, which induces time variability. To provide the ETD guarantees, the time variability must be either mitigated or tracked and controlled. Another challenge for the adoption of GPUs in CES, is that the V&V process demands evidence of the thoroughness of the testing phase, for which Code Coverage is used as a test quality indicator. However, Code Coverage, as traditionally understood for sequential CES does not cover all possible scenarios in which a GPU thread might execute. For low-criticality and mixed-criticality CES, we contend that we can allow tasks to share the Last Level Cache (LLC) if hardware support for contention tracking is provided. Providing a clear understanding on how tasks contend with each other enables CES developers to balance performance and time predictability. For high-criticality CES, it is a common practice to implement LLC partitioning as it allows tasks to access LLC without suffering from inter-kernel contention, however, tasks may experience a performance loss due to lack of resources. In this Thesis, we propose Demotion Counters, a novel technique that tightly tracks how much each task has been demoted towards eviction in the LLC, thus, effectively quantifying their impact in CES. Additionally, we also assess the use of NVIDIA’s Multi-Instance GPU (MIG) feature as means to improve ETD in high-criticality CES. Code Coverage is used as a test quality indicator to provide evidence of the thoroughness of the testing, as required by the V&V process. However, if applied as traditionally understood, it will ignore the threading dimension of GPUs. Threads have private regions of memory, as well as shared regions at different granularities. This means that errors that are innocuous to one thread are potentially harmful for another, hence, it does not cover all possible cases under which GPU threads might execute. In this Thesis, we propose the use of Per-Thread Statement Coverage (PTSC), which tracks the Code Coverage at thread granularity. In order to mitigate the overheads caused by PTSC, several variants that apply different orthogonal optimizations are also proposed. Finally, we also evaluate the potential benefits of using hardware support for PTSC, mitigating the memory consumption of PTSC, as well as the execution time impact at deployment. Summarizing, this Thesis advances the state of the art in the adoption of GPUs in CES. The proposal of hardware contention tracking support and assessment of NVIDIA’s MIG, as means to improve ETD, effectively tackles the Time Predictability challenge in shared LLC. The proposal of software PTSC allows providing CES designers with the whole picture of the execution in commercially available GPUs. The use of hardware support for PTSC mitigates the overheads of software PTSC in deployment, while the different compression techniques reduce the volume of information during testing phase without losing data. Therefore, this Thesis provides means to face the Time Predictability and Code Coverage challenges of GPUs in CES. – Name: Abstract Label: Description (Translated) Group: Ab Data: (Català) Aquesta Tesi aborda reptes existents en l'adopció de GPUs en sistemes encastat crítics (CES), concretament la predictibilitat temporal i la cobertura de codi. Els diferents camps que implementen CES afegeixen constantment funcions basades en intel·ligència artificial (IA), com la conducció autònoma, que exigeixen un alt rendiment. Els sistemes en xip multiprocessador (MPSoC) són utilitzats per a proveir aquest rendiment en estar equipats amb acceleradors, sent les unitats de processament gràfic (GPUs) una opció habitual. No obstant això, els CES han de superar un rigorós procés de verificació i validació (V&V), garantint un cert nivell de determinisme del temps d'execució (ETD). L'ús de diverses tasques per a augmentar la utilització general introdueix conflictes en els recursos compartits, la qual cosa introdueix variabilitat. Per a garantir ETD, la variabilitat del temps ha de mitigar-se o rastrejar-se i controlar-se. Un altre repte per a l'adopció de GPU en CES és que el procés de V&V exigeix proves de l'exhaustivitat de la fase de proves, per a això s'utilitza la cobertura de codi com a indicador de qualitat. No obstant això, la cobertura de codi, tal com s'entén tradicionalment per a CES seqüencials, no cobreix tots els escenaris possibles en els quals podria executar-se un fil de GPU. Per a CES de baixa criticitat i criticitat mixta, sostenim que les tasques poden compartir la cache d'últim nivell (LLC) si es proveeix de suport maquinari per al rastreig de conflictes. Entendre com les tasques competeixen entre si permet als desenvolupadors de CES equilibrar el rendiment i la predictibilitat. En el cas dels CES d'alta criticitat, és comú utilitzar particionament de LLC, permetent a les tasques accedir a LLC sense sofrir conflictes; no obstant això, les tasques poden sofrir una pèrdua de rendiment per falta de recursos. En aquesta Tesi proposem els comptadors de degradació, una tècnica que realitza un rastreig exhaustiu de quant s'ha degradat cada tasca fins a la seva expulsió de la LLC, quantificant el seu impacte en el CES. Finalment, avaluem l'ús de la funció Multi-Instance GPU (MIG) de NVIDIA com a mitjà per a millorar el ETD en CES d'alta criticitat. La cobertura de codi s'utilitza com a indicador de qualitat de les proves per a demostrar l'exhaustivitat requerida pel procés de V&V. No obstant això, el concepte tradicional ignora la dimensió de fils de les GPU. Els fils tenen regions privades de memòria, així com regions compartides a diferents nivells. Això implica que els errors que són innocus per a un fil són potencialment perjudicials per a un altre, per la qual cosa no cobreix tots els casos possibles en els quals poden executar-se els fils de la GPU. En aquesta tesi, proposem l'ús de la cobertura de sentències per fil (PTSC), que realitza un rastreig de la cobertura de codi a nivell de fil. Amb la finalitat de mitigar les sobrecàrregues causades per PTSC, també es proposen variants que apliquen diferents optimitzacions ortogonals. Finalment, avaluem els possibles beneficis d'utilitzar suport maquinari per a PTSC, mitigant el consum de memòria de PTSC, així com l'impacte en el temps d'execució en la fase de desplegament. En resum, aquesta tesi avança en l'estat de l'art en l'adopció de GPUs en CES. La proposta de suport maquinari per al rastreig de conflictes i l'avaluació de MIG de NVIDIA, com a mitjans per a millorar ETD, afronta de manera eficaç el desafiament de la predictibilitat en LLC compartida. La proposta de PTSC en programari proporciona als dissenyadors de CES una visió completa de l'execució per a GPUs disponibles en el mercat. L'ús de suport maquinari per a PTSC mitiga les sobrecàrregues de PTSC en la fase de desplegament, mentre que les diferents tècniques de compressió redueixen el volum de la informació durant la fase de prova sense pèrdua de dades. Per tant, aquesta tesi proporciona mitjans per a afrontar els reptes de la predictibilitat temporal i la cobertura de codi en GPUs en CES.<br />(Español) Esta Tesis aborda retos existentes en la adopción de GPUs en sistemas embebidos críticos (CES), concretamente la predictibilidad temporal y la cobertura de código. Los distintos campos que implementan CES añaden constantemente funciones basadas en inteligencia artificial (IA), como la conducción autónoma, que exigen un alto rendimiento. Los sistemas en chip multiprocesador (MPSoC) son utilizados para proveer dicho rendimiento al estar equipados con aceleradores, siendo las unidades de procesamiento gráfico (GPUs) una opción habitual. Sin embargo, los CES deben superar un riguroso proceso de verificación y validación (V&V), garantizando un cierto nivel de determinismo del tiempo de ejecución (ETD). El uso de varias tareas para aumentar la utilización general introduce conflictos en los recursos compartidos, lo que introduce variabilidad. Para garantizar ETD, la variabilidad del tiempo debe mitigarse o rastrearse y controlarse. Otro reto para la adopción de GPU en CES es que el proceso de V&V exige pruebas de la exhaustividad de la fase de pruebas, para lo cual se utiliza la cobertura de código como indicador de calidad. Sin embargo, la cobertura de código, tal y como se entiende tradicionalmente para CES secuenciales, no cubre todos los escenarios posibles en los que podría ejecutarse un hilo de GPU. Para CES de baja criticidad y criticidad mixta, sostenemos que las tareas pueden compartir la caché de último nivel (LLC) si se provee de soporte hardware para el rastreo de conflictos. Entender cómo las tareas compiten entre sí permite a los desarrolladores de CES equilibrar el rendimiento y la predictibilidad. En el caso de los CES de alta criticidad, es común utilizar particionado de LLC, permitiendo a las tareas acceder a LLC sin sufrir conflictos; sin embargo, las tareas pueden sufrir una pérdida de rendimiento por falta de recursos. En esta Tesis proponemos los contadores de degradación, una técnica que realiza un rastreo exhaustivo de cuánto se ha degradado cada tarea hasta su expulsión de la LLC, cuantificando su impacto en el CES. Finalmente, evaluamos el uso de la función Multi-Instance GPU (MIG) de NVIDIA como medio para mejorar el ETD en CES de alta criticidad. La cobertura de código se utiliza como indicador de calidad de las pruebas para demostrar la exhaustividad requerida por el proceso de V&V. Sin embargo, el concepto tradicional ignora la dimensión de hilos de las GPU. Los hilos tienen regiones privadas de memoria, así como regiones compartidas a distintos niveles. Esto implica que los errores que son inocuos para un hilo son potencialmente perjudiciales para otro, por lo que no cubre todos los casos posibles en los que pueden ejecutarse los hilos de la GPU. En esta Tesis, proponemos el uso de la cobertura de sentencias por hilo (PTSC), que realiza un rastreo de la cobertura de código a nivel de hilo. Con el fin de mitigar las sobrecargas causadas por PTSC, también se proponen variantes que aplican distintas optimizaciones ortogonales. Por último, evaluamos los posibles beneficios de utilizar soporte hardware para PTSC, mitigando el consumo de memoria de PTSC, así como el impacto en el tiempo de ejecución en la fase de despliegue. En resumen, esta Tesis avanza en el estado del arte en la adopción de GPUs en CES. La propuesta de soporte hardware para el rastreo de conflictos y la evaluación de MIG de NVIDIA, como medios para mejorar ETD, afronta de manera eficaz el desafío de la predictibilidad en LLC compartida. La propuesta software de PTSC proporciona a los diseñadores de CES una visión completa de la ejecución para GPUs disponibles en el mercado. El uso de soporte hardware para PTSC mitiga las sobrecargas de PTSC en la fase de despliegue, mientras que las distintas técnicas de compresión reducen el volumen de la información durante la fase de prueba sin pérdida de datos. Por ende, esta Tesis proporciona medios para afrontar los retos de la predictibilidad temporal y la cobertura de código en GPUs en CES.<br />DOCTORAT EN ARQUITECTURA DE COMPUTADORS (Pla 2012) – Name: TypeDocument Label: Document Type Group: TypDoc Data: Dissertation/Thesis – Name: Format Label: File Description Group: SrcInfo Data: application/pdf – Name: Language Label: Language Group: Lang Data: English – Name: DOI Label: DOI Group: ID Data: 10.5821/dissertation-2117-456465 – Name: URL Label: Access URL Group: URL Data: <link linkTarget="URL" linkTerm="https://hdl.handle.net/10803/696855" linkWindow="_blank">https://hdl.handle.net/10803/696855</link><br /><link linkTarget="URL" linkTerm="https://dx.doi.org/10.5821/dissertation-2117-456465" linkWindow="_blank">https://dx.doi.org/10.5821/dissertation-2117-456465</link> – Name: Copyright Label: Rights Group: Cpyrght Data: L'accés als continguts d'aquesta tesi queda condicionat a l'acceptació de les condicions d'ús establertes per la següent llicència Creative Commons: http://creativecommons.org/licenses/by/4.0/<br />info:eu-repo/semantics/embargoedAccess – Name: AN Label: Accession Number Group: ID Data: edstdx.10803.696855 |
| PLink | https://search.ebscohost.com/login.aspx?direct=true&site=eds-live&db=edstdx&AN=edstdx.10803.696855 |
| RecordInfo | BibRecord: BibEntity: Identifiers: – Type: doi Value: 10.5821/dissertation-2117-456465 Languages: – Text: English PhysicalDescription: Pagination: PageCount: 108 Subjects: – SubjectFull: Real-Time Type: general – SubjectFull: Time Predictability Type: general – SubjectFull: Code Coverage Type: general – SubjectFull: Graphics Processing Unit Type: general – SubjectFull: Critical Embedded Systems Type: general – SubjectFull: Hardware Event Monitor Type: general – SubjectFull: Àrees temàtiques de la UPC::Informàtica Type: general – SubjectFull: 004 - Informàtica Type: general Titles: – TitleFull: Improving time predictability and code coverage of embedded GPUs for feal-time systems Type: main BibRelationships: HasContributorRelationships: – PersonEntity: Name: NameFull: Barrera Herrera, Javier Enrique IsPartOfRelationships: – BibEntity: Dates: – D: 23 M: 01 Type: published Y: 2026 |
| ResultId | 1 |