Dissertation/ Thesis
Accelerating SpMV on HBM-equipped FPGAs: hardware-software co-design and collaboration
| Τίτλος: | Accelerating SpMV on HBM-equipped FPGAs: hardware-software co-design and collaboration |
|---|---|
| Συγγραφείς: | Oliver Segura, José |
| Συνεισφορές: | University/Department: Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors |
| Thesis Advisors: | Ayguadé Parra, Eduard, Martorell Bofill, Xavier |
| Πηγή: | TDX (Tesis Doctorals en Xarxa) |
| Στοιχεία εκδότη: | Universitat Politècnica de Catalunya, 2025. |
| Έτος έκδοσης: | 2025 |
| Φυσική περιγραφή: | 185 p. |
| Θεματικοί όροι: | FPGA, SpMV, HBM, HLS, FP64, FP32, double-precision, single-precision, High-performance computing, Sparse matrix representation, Computer architecture, Iterative methods, Linear algebra, Àrees temàtiques de la UPC::Informàtica, 004 - Informàtica |
| Περιγραφή: | (English) SpMV is a key linear algebra kernel at the core of many algorithms across multiple knowledge domains. Its memory-bound nature and its low arithmetic intensity make its efficient implementation a challenging problem. Usual mechanisms present in general-purpose microprocessors, such as cache memories, become useless without further data transformation as the size of the problem grows beyond the capacity of the cache. The capability of FPGAs to generate application-specific logic and memory hierarchies results in performant and energy-efficient designs. This has made them an interesting alternative when trying to efficiently implement SpMV. The push by vendors to position them as HPC accelerators and the inclusion of HBM in the last generations of boards have increased this trend. Most SpMV implementations for FPGAs allow to work exclusively using single-precision floating-point arithmetic, while in the context of HPC applications, double-precision floating-point arithmetic is usually required. CSR or slightly modified versions of it are usually used as the basis for these implementations. This limits inter and intra-row parallelism due to conflicts in memory accesses, requiring the implementation to include complex logic such as arbitration or stall/retry mechanisms or to use replicated memories, increasing resource usage and limiting the scalability of the designs. This thesis presents two proposals to leverage the features offered by FPGAs, especially HBM and customizable memory hierarchies, to further improve the achieved performance and, in the case of the second proposal, allowing for a precision-agnostic design that can be synthesized to work with different arithmetic types as required. The first proposal consists of a double-precision FPGA co-designed SpMV accelerator and matrix representation. Instead of using CSR as the basis, the representation and the accelerator are defined considering all the advanced features that FPGAs offer, in a co-design approach. This approach allows maximization of inter-row and intra-row parallelism by allowing simultaneous processing of several matrix values per cycle in a fully pipelined fashion without requiring complex logic or memory replication. The proposed matrix representation allows the easy partitioning of work among different accelerators and the efficient use of HBM bandwidth. The evaluation shows that the proposed implementation outperforms state-of-the-art implementations in terms of absolute, bandwidth-relative, and energy-relative performance. The second proposal builds on the first one, increasing its arithmetic efficiency. It does so in different ways. In the first place, it improves the efficiency of the proposed encoding by reducing the amount of metadata required to process the matrix. In the second place, it increases the useful data ratio of the transformed representation by considering new hierarchical abstractions within the matrix. In the third place, it repurposes zero-padding, when present, to act as a carrier of useful data. This proposal is highly parametrizable, including the possibility of using it to generate designs working with different data types without requiring more changes than setting the desired data type at compile time. The evaluation shows that this proposal significantly improves over the first one in double-precision arithmetic. Single-precision results demonstrate its capability to improve the performance offered by state-of-the-art designs that use much higher bandwidth. |
| Description (Translated): | (Català) SpMV és un kernel d'àlgebra lineal inclòs en nombrosos algoritmes en múltiples dominis de coneixement. La seva natura, marcada pels accessos a memòria i la seva baixa intensitat aritmètica, fa que la seva implementació sigui un repte. Els mecanismes usualment presents als microprocessadors de propòsit general, com les memòries cau, son inútils sense transformacions addicionals a les dades a mesura que la mida del problema creix més enllà de la capacitat de la cau. La capacitat de les FPGAs de generar lògica i jerarquies de memòria específiques per a cada aplicació dona com a resultat dissenys d'alt rendiment i energèticament eficients. Això les ha convertit en una alternativa interessant per a la implementació d'SpMV. L'esforç dels fabricants per posicionar-les com acceleradores per a HPC i la inclusió d'HBM en les darreres generacions de dispositius ha incrementat aquesta tendència. Moltes implementacions d'SpMV per a FPGAs treballen exclusivament amb aritmètica de coma flotant en simple precisió mentre que, en les aplicacions HPC, usualment es requereix doble precisió. CSR o versions lleugerament modificades d'aquesta representació són usades habitualment com la base per a aquestes implementacions. Això limita el paral·lelisme inter i intra-fila degut a conflictes als accessos a memòria, requerint que la implementació inclogui lògica complexa com arbitratge o mecanismes per aturar/reintentar, o memòries replicades, incrementant l'ús de recursos i limitant l'escalabilitat dels dissenys. Aquesta tesi presenta dues propostes per aprofitar les característiques ofertes per les FPGAs, especialment HBM i les jerarquies de memòria adaptables, per tal de millorar el rendiment assolit i, en el cas de la segona proposta, permetent un disseny agnòstic pel que fa a la precisió del tipus de dades. La primera proposta consisteix en un co-disseny d'accelerador d'SpMV de doble precisió per a FPGA i una representació per a la matriu. En comptes d'utilitzar CSR com la base, aquesta representació i l'accelerador estan definits tenint en compte totes les característiques avançades que les FPGAs ofereixen, en una aproximació basada en el co-disseny. Aquesta aproximació permet maximitzar el paral·lelisme inter-fila i intra-fila permetent el processat simultani de múltiples valors de la matriu per cicle de manera completament segmentada sense requerir lògica complexa ni replicació de memòria. La representació proposada per a la matriu permet particionar fàcilment el treball entre múltiples acceleradors i l'ús eficient de l'ample de banda de l'HBM. L'avaluació mostra que la implementació proposada supera el rendiment d'implementacions considerades estat-de-l'art en termes de rendiment absolut, relatiu a l'ample de banda i relatiu al consum d'energia. La segona proposta es construeix a partir de la primera, incrementant la seva eficàcia aritmètica. Això es realitza mitjançant diferents mètodes. En primer lloc, es millora l'eficiència de la codificació proposada reduint la quantitat de metadades requerides per tal de processar la matriu. En segon lloc, s'incrementa el ràtio de dades útils de la representació al considerar noves abstraccions jeràrquiques dintre de la matriu. En tercer lloc, s'utilitza el padding de zeros, quan aquest és necessari, per actuar com a transport de dades útils. Aquesta proposta és altament parametritzable, incloent la possibilitat de fer-la servir per generar dissenys que treballen amb diferents tipus de dades sense requerir més adaptació que canviar al tipus de dades desitjat en temps de compilació. L'avaluació mostra que aquesta proposta millora significativament la primera en el cas d'aritmètica de doble precisió. Els resultats en simple precisió demostren la seva capacitat per millorar el rendiment assolit per dissenys considerats estat-de-l'art que fan servir un ample de banda molt superior. (Español) SpMV es un kernel de álgebra lineal incluido en numerosos algoritmos en múltiples dominios de conocimiento. Su naturaleza, marcada por los accesos a memoria y su baja intensidad aritmética, hace que su implementación eficiente sea un reto. Los mecanismos usualmente presentes en los microprocesadores de propósito general, como las memorias cache, son inútiles sin transformaciones adicionales en los datos a medida que el tamaño del problema crece más allá de la capacidad de la cache. La capacidad de las FPGAs de generar lógica y jerarquías de memoria específicas para cada aplicación da como resultado diseños de alto rendimiento y energéticamente eficientes. Esto las ha convertido en una alternativa interesante para la implementación de SpMV. El esfuerzo de los fabricantes por posicionarlas como aceleradores para HPC y la inclusión de HBM en las últimas generaciones de tarjetas han incrementado esta tendencia. Muchas implementaciones de SpMV para FPGAs trabajan exclusivamente con aritmética de coma flotante en simple precisión mientras que, en las aplicaciones HPC, usualmente se requiere doble precisión. CSR o versiones ligeramente modificadas de esta representación son usadas habitualmente como la base para estas implementaciones. Esto limita el paralelismo inter e intra-fila debido a conflictos en los accesos a memoria, requiriendo que la implementación incluya lógica compleja como arbitraje o mecanismos para parar/reintentar, o memorias replicadas, incrementando el uso de recursos y limitando la escalabilidad de los diseños. Esta tesis presenta dos propuestas para aprovechar las características ofrecidas por las FPGAs, especialmente HBM y las jerarquías de memoria adaptables, para mejorar el rendimiento alcanzado y, en el caso de la segunda propuesta, permitiendo un diseño agnóstico en cuanto a la precisión del tipo de datos. La primera propuesta consiste en un co-diseño de acelerador de SpMV de doble precisión para FPGA y una representación para la matriz. En lugar de usar CSR como la base, esta representación y el acelerador están definidos teniendo en cuenta todas las características avanzadas que las FPGAs ofrecen, en un aproximación basada en el co-diseño. Esta aproximación permite maximizar el paralelismo inter-fila e intra-fila permitiendo el proceso simultáneo de múltiples valores de la matriz por ciclo de manera completamente segmentada sin requerir lógica compleja ni replicación de memoria. La representación propuesta para la matriz permite particionar fácilmente el trabajo entre múltiples aceleradores y el uso eficiente del ancho de banda de la HBM. La evaluación muestra que la implementación propuesta supera el rendimiento de implementaciones consideradas estado-del-arte en términos de rendimiento absoluto, relativo al ancho de banda y relativo al consumo de energía. La segunda propuesta se construye a partir de la primera, incrementando su eficiencia aritmética. Esto se realiza mediante diferentes métodos. En primer lugar, se mejora la eficiencia de la codificación propuesta reduciendo la cantidad de metadatos requeridos para procesar la matriz. En segundo lugar, se incrementa el ratio de datos útiles de la representación al considerar nuevas abstracciones jerárquicas dentro de la matriz. En tercer lugar, se utiliza el padding de ceros, cuando este es necesario, para actuar como transporte de datos útiles. Esta propuesta es altamente parametrizable, incluyendo la posibilidad de utilizarla para generar diseños que trabajan con diferentes tipos de datos sin requerir más adaptación que cambiar al tipo de dato deseado en tiempo de compilación. La evaluación muestra que esta propuesta mejora significativamente la primera en el caso de aritmética de doble precisión. Los resultados en simple precisión demuestran su capacidad para mejorar el rendimiento alcanzado por diseños considerados estado-del-arte que disponen de un ancho de banda muy superior. DOCTORAT EN ARQUITECTURA DE COMPUTADORS (Pla 2012) |
| Τύπος εγγράφου: | Dissertation/Thesis |
| Περιγραφή αρχείου: | application/pdf |
| Γλώσσα: | English |
| DOI: | 10.5821/dissertation-2117-449855 |
| Σύνδεσμος πρόσβασης: | http://hdl.handle.net/10803/696276 https://dx.doi.org/10.5821/dissertation-2117-449855 |
| Rights: | L'accés als continguts d'aquesta tesi queda condicionat a l'acceptació de les condicions d'ús establertes per la següent llicència Creative Commons: http://creativecommons.org/licenses/by-nc-sa/4.0/ |
| Αριθμός Καταχώρησης: | edstdx.10803.696276 |
| Βάση Δεδομένων: | TDX |
| FullText | Text: Availability: 0 CustomLinks: – Url: http://hdl.handle.net/10803/696276# Name: EDS - TDX (ns324271) Category: fullText Text: View record in TDX |
|---|---|
| Header | DbId: edstdx DbLabel: TDX An: edstdx.10803.696276 RelevancyScore: 1423 AccessLevel: 3 PubType: Dissertation/ Thesis PubTypeId: dissertation PreciseRelevancyScore: 1423.47229003906 |
| IllustrationInfo | |
| Items | – Name: Title Label: Title Group: Ti Data: Accelerating SpMV on HBM-equipped FPGAs: hardware-software co-design and collaboration – Name: Author Label: Authors Group: Au Data: <searchLink fieldCode="AR" term="%22Oliver+Segura%2C+José%22">Oliver Segura, José</searchLink> – Name: Author Label: Contributors Group: Au Data: University/Department: Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors – Name: Author Label: Thesis Advisors Group: Au Data: Ayguadé Parra, Eduard<br />Martorell Bofill, Xavier – Name: TitleSource Label: Source Group: Src Data: TDX (Tesis Doctorals en Xarxa) – Name: Publisher Label: Publisher Information Group: PubInfo Data: Universitat Politècnica de Catalunya, 2025. – Name: DatePubCY Label: Publication Year Group: Date Data: 2025 – Name: PhysDesc Label: Physical Description Group: PhysDesc Data: 185 p. – Name: Subject Label: Subject Terms Group: Su Data: <searchLink fieldCode="DE" term="%22FPGA%22">FPGA</searchLink><br /><searchLink fieldCode="DE" term="%22SpMV%22">SpMV</searchLink><br /><searchLink fieldCode="DE" term="%22HBM%22">HBM</searchLink><br /><searchLink fieldCode="DE" term="%22HLS%22">HLS</searchLink><br /><searchLink fieldCode="DE" term="%22FP64%22">FP64</searchLink><br /><searchLink fieldCode="DE" term="%22FP32%22">FP32</searchLink><br /><searchLink fieldCode="DE" term="%22double-precision%22">double-precision</searchLink><br /><searchLink fieldCode="DE" term="%22single-precision%22">single-precision</searchLink><br /><searchLink fieldCode="DE" term="%22High-performance+computing%22">High-performance computing</searchLink><br /><searchLink fieldCode="DE" term="%22Sparse+matrix+representation%22">Sparse matrix representation</searchLink><br /><searchLink fieldCode="DE" term="%22Computer+architecture%22">Computer architecture</searchLink><br /><searchLink fieldCode="DE" term="%22Iterative+methods%22">Iterative methods</searchLink><br /><searchLink fieldCode="DE" term="%22Linear+algebra%22">Linear algebra</searchLink><br /><searchLink fieldCode="DE" term="%22Àrees+temàtiques+de+la+UPC%3A%3AInformàtica%22">Àrees temàtiques de la UPC::Informàtica</searchLink><br /><searchLink fieldCode="DE" term="%22004+-+Informàtica%22">004 - Informàtica</searchLink> – Name: Abstract Label: Description Group: Ab Data: (English) SpMV is a key linear algebra kernel at the core of many algorithms across multiple knowledge domains. Its memory-bound nature and its low arithmetic intensity make its efficient implementation a challenging problem. Usual mechanisms present in general-purpose microprocessors, such as cache memories, become useless without further data transformation as the size of the problem grows beyond the capacity of the cache. The capability of FPGAs to generate application-specific logic and memory hierarchies results in performant and energy-efficient designs. This has made them an interesting alternative when trying to efficiently implement SpMV. The push by vendors to position them as HPC accelerators and the inclusion of HBM in the last generations of boards have increased this trend. Most SpMV implementations for FPGAs allow to work exclusively using single-precision floating-point arithmetic, while in the context of HPC applications, double-precision floating-point arithmetic is usually required. CSR or slightly modified versions of it are usually used as the basis for these implementations. This limits inter and intra-row parallelism due to conflicts in memory accesses, requiring the implementation to include complex logic such as arbitration or stall/retry mechanisms or to use replicated memories, increasing resource usage and limiting the scalability of the designs. This thesis presents two proposals to leverage the features offered by FPGAs, especially HBM and customizable memory hierarchies, to further improve the achieved performance and, in the case of the second proposal, allowing for a precision-agnostic design that can be synthesized to work with different arithmetic types as required. The first proposal consists of a double-precision FPGA co-designed SpMV accelerator and matrix representation. Instead of using CSR as the basis, the representation and the accelerator are defined considering all the advanced features that FPGAs offer, in a co-design approach. This approach allows maximization of inter-row and intra-row parallelism by allowing simultaneous processing of several matrix values per cycle in a fully pipelined fashion without requiring complex logic or memory replication. The proposed matrix representation allows the easy partitioning of work among different accelerators and the efficient use of HBM bandwidth. The evaluation shows that the proposed implementation outperforms state-of-the-art implementations in terms of absolute, bandwidth-relative, and energy-relative performance. The second proposal builds on the first one, increasing its arithmetic efficiency. It does so in different ways. In the first place, it improves the efficiency of the proposed encoding by reducing the amount of metadata required to process the matrix. In the second place, it increases the useful data ratio of the transformed representation by considering new hierarchical abstractions within the matrix. In the third place, it repurposes zero-padding, when present, to act as a carrier of useful data. This proposal is highly parametrizable, including the possibility of using it to generate designs working with different data types without requiring more changes than setting the desired data type at compile time. The evaluation shows that this proposal significantly improves over the first one in double-precision arithmetic. Single-precision results demonstrate its capability to improve the performance offered by state-of-the-art designs that use much higher bandwidth. – Name: Abstract Label: Description (Translated) Group: Ab Data: (Català) SpMV és un kernel d'àlgebra lineal inclòs en nombrosos algoritmes en múltiples dominis de coneixement. La seva natura, marcada pels accessos a memòria i la seva baixa intensitat aritmètica, fa que la seva implementació sigui un repte. Els mecanismes usualment presents als microprocessadors de propòsit general, com les memòries cau, son inútils sense transformacions addicionals a les dades a mesura que la mida del problema creix més enllà de la capacitat de la cau. La capacitat de les FPGAs de generar lògica i jerarquies de memòria específiques per a cada aplicació dona com a resultat dissenys d'alt rendiment i energèticament eficients. Això les ha convertit en una alternativa interessant per a la implementació d'SpMV. L'esforç dels fabricants per posicionar-les com acceleradores per a HPC i la inclusió d'HBM en les darreres generacions de dispositius ha incrementat aquesta tendència. Moltes implementacions d'SpMV per a FPGAs treballen exclusivament amb aritmètica de coma flotant en simple precisió mentre que, en les aplicacions HPC, usualment es requereix doble precisió. CSR o versions lleugerament modificades d'aquesta representació són usades habitualment com la base per a aquestes implementacions. Això limita el paral·lelisme inter i intra-fila degut a conflictes als accessos a memòria, requerint que la implementació inclogui lògica complexa com arbitratge o mecanismes per aturar/reintentar, o memòries replicades, incrementant l'ús de recursos i limitant l'escalabilitat dels dissenys. Aquesta tesi presenta dues propostes per aprofitar les característiques ofertes per les FPGAs, especialment HBM i les jerarquies de memòria adaptables, per tal de millorar el rendiment assolit i, en el cas de la segona proposta, permetent un disseny agnòstic pel que fa a la precisió del tipus de dades. La primera proposta consisteix en un co-disseny d'accelerador d'SpMV de doble precisió per a FPGA i una representació per a la matriu. En comptes d'utilitzar CSR com la base, aquesta representació i l'accelerador estan definits tenint en compte totes les característiques avançades que les FPGAs ofereixen, en una aproximació basada en el co-disseny. Aquesta aproximació permet maximitzar el paral·lelisme inter-fila i intra-fila permetent el processat simultani de múltiples valors de la matriu per cicle de manera completament segmentada sense requerir lògica complexa ni replicació de memòria. La representació proposada per a la matriu permet particionar fàcilment el treball entre múltiples acceleradors i l'ús eficient de l'ample de banda de l'HBM. L'avaluació mostra que la implementació proposada supera el rendiment d'implementacions considerades estat-de-l'art en termes de rendiment absolut, relatiu a l'ample de banda i relatiu al consum d'energia. La segona proposta es construeix a partir de la primera, incrementant la seva eficàcia aritmètica. Això es realitza mitjançant diferents mètodes. En primer lloc, es millora l'eficiència de la codificació proposada reduint la quantitat de metadades requerides per tal de processar la matriu. En segon lloc, s'incrementa el ràtio de dades útils de la representació al considerar noves abstraccions jeràrquiques dintre de la matriu. En tercer lloc, s'utilitza el padding de zeros, quan aquest és necessari, per actuar com a transport de dades útils. Aquesta proposta és altament parametritzable, incloent la possibilitat de fer-la servir per generar dissenys que treballen amb diferents tipus de dades sense requerir més adaptació que canviar al tipus de dades desitjat en temps de compilació. L'avaluació mostra que aquesta proposta millora significativament la primera en el cas d'aritmètica de doble precisió. Els resultats en simple precisió demostren la seva capacitat per millorar el rendiment assolit per dissenys considerats estat-de-l'art que fan servir un ample de banda molt superior.<br />(Español) SpMV es un kernel de álgebra lineal incluido en numerosos algoritmos en múltiples dominios de conocimiento. Su naturaleza, marcada por los accesos a memoria y su baja intensidad aritmética, hace que su implementación eficiente sea un reto. Los mecanismos usualmente presentes en los microprocesadores de propósito general, como las memorias cache, son inútiles sin transformaciones adicionales en los datos a medida que el tamaño del problema crece más allá de la capacidad de la cache. La capacidad de las FPGAs de generar lógica y jerarquías de memoria específicas para cada aplicación da como resultado diseños de alto rendimiento y energéticamente eficientes. Esto las ha convertido en una alternativa interesante para la implementación de SpMV. El esfuerzo de los fabricantes por posicionarlas como aceleradores para HPC y la inclusión de HBM en las últimas generaciones de tarjetas han incrementado esta tendencia. Muchas implementaciones de SpMV para FPGAs trabajan exclusivamente con aritmética de coma flotante en simple precisión mientras que, en las aplicaciones HPC, usualmente se requiere doble precisión. CSR o versiones ligeramente modificadas de esta representación son usadas habitualmente como la base para estas implementaciones. Esto limita el paralelismo inter e intra-fila debido a conflictos en los accesos a memoria, requiriendo que la implementación incluya lógica compleja como arbitraje o mecanismos para parar/reintentar, o memorias replicadas, incrementando el uso de recursos y limitando la escalabilidad de los diseños. Esta tesis presenta dos propuestas para aprovechar las características ofrecidas por las FPGAs, especialmente HBM y las jerarquías de memoria adaptables, para mejorar el rendimiento alcanzado y, en el caso de la segunda propuesta, permitiendo un diseño agnóstico en cuanto a la precisión del tipo de datos. La primera propuesta consiste en un co-diseño de acelerador de SpMV de doble precisión para FPGA y una representación para la matriz. En lugar de usar CSR como la base, esta representación y el acelerador están definidos teniendo en cuenta todas las características avanzadas que las FPGAs ofrecen, en un aproximación basada en el co-diseño. Esta aproximación permite maximizar el paralelismo inter-fila e intra-fila permitiendo el proceso simultáneo de múltiples valores de la matriz por ciclo de manera completamente segmentada sin requerir lógica compleja ni replicación de memoria. La representación propuesta para la matriz permite particionar fácilmente el trabajo entre múltiples aceleradores y el uso eficiente del ancho de banda de la HBM. La evaluación muestra que la implementación propuesta supera el rendimiento de implementaciones consideradas estado-del-arte en términos de rendimiento absoluto, relativo al ancho de banda y relativo al consumo de energía. La segunda propuesta se construye a partir de la primera, incrementando su eficiencia aritmética. Esto se realiza mediante diferentes métodos. En primer lugar, se mejora la eficiencia de la codificación propuesta reduciendo la cantidad de metadatos requeridos para procesar la matriz. En segundo lugar, se incrementa el ratio de datos útiles de la representación al considerar nuevas abstracciones jerárquicas dentro de la matriz. En tercer lugar, se utiliza el padding de ceros, cuando este es necesario, para actuar como transporte de datos útiles. Esta propuesta es altamente parametrizable, incluyendo la posibilidad de utilizarla para generar diseños que trabajan con diferentes tipos de datos sin requerir más adaptación que cambiar al tipo de dato deseado en tiempo de compilación. La evaluación muestra que esta propuesta mejora significativamente la primera en el caso de aritmética de doble precisión. Los resultados en simple precisión demuestran su capacidad para mejorar el rendimiento alcanzado por diseños considerados estado-del-arte que disponen de un ancho de banda muy superior.<br />DOCTORAT EN ARQUITECTURA DE COMPUTADORS (Pla 2012) – Name: TypeDocument Label: Document Type Group: TypDoc Data: Dissertation/Thesis – Name: Format Label: File Description Group: SrcInfo Data: application/pdf – Name: Language Label: Language Group: Lang Data: English – Name: DOI Label: DOI Group: ID Data: 10.5821/dissertation-2117-449855 – Name: URL Label: Access URL Group: URL Data: <link linkTarget="URL" linkTerm="http://hdl.handle.net/10803/696276" linkWindow="_blank">http://hdl.handle.net/10803/696276</link><br /><link linkTarget="URL" linkTerm="https://dx.doi.org/10.5821/dissertation-2117-449855" linkWindow="_blank">https://dx.doi.org/10.5821/dissertation-2117-449855</link> – Name: Copyright Label: Rights Group: Cpyrght Data: L'accés als continguts d'aquesta tesi queda condicionat a l'acceptació de les condicions d'ús establertes per la següent llicència Creative Commons: http://creativecommons.org/licenses/by-nc-sa/4.0/ – Name: AN Label: Accession Number Group: ID Data: edstdx.10803.696276 |
| PLink | https://search.ebscohost.com/login.aspx?direct=true&site=eds-live&db=edstdx&AN=edstdx.10803.696276 |
| RecordInfo | BibRecord: BibEntity: Identifiers: – Type: doi Value: 10.5821/dissertation-2117-449855 Languages: – Text: English PhysicalDescription: Pagination: PageCount: 185 Subjects: – SubjectFull: FPGA Type: general – SubjectFull: SpMV Type: general – SubjectFull: HBM Type: general – SubjectFull: HLS Type: general – SubjectFull: FP64 Type: general – SubjectFull: FP32 Type: general – SubjectFull: double-precision Type: general – SubjectFull: single-precision Type: general – SubjectFull: High-performance computing Type: general – SubjectFull: Sparse matrix representation Type: general – SubjectFull: Computer architecture Type: general – SubjectFull: Iterative methods Type: general – SubjectFull: Linear algebra Type: general – SubjectFull: Àrees temàtiques de la UPC::Informàtica Type: general – SubjectFull: 004 - Informàtica Type: general Titles: – TitleFull: Accelerating SpMV on HBM-equipped FPGAs: hardware-software co-design and collaboration Type: main BibRelationships: HasContributorRelationships: – PersonEntity: Name: NameFull: Oliver Segura, José IsPartOfRelationships: – BibEntity: Dates: – D: 28 M: 11 Type: published Y: 2025 |
| ResultId | 1 |